MVP: Novodvorská č.p. 994/138, Braník
Kontakt: Ing. Ondřej Hruška, tel.: +420 226 772 226, e-mail: hr@asicentrum.cz
Verifikace návrhu digitálních integrovaných obvodů s využitím UVM metodologie (System Verilog)
Požadavky :
" znalost jazyků VHDL a System Verilog
" písemná a mluvená angličtina
" vysokoškolské či bakalářské vzdělání oboru elektro či výpočetní techniky
Výhody:
zajímavý plat včetně benefitů
pružná pracovní doba
tvořivá týmová atmosféra v mezinárodním pracovním prostředí
možnosti cestování
